
	CLAVE DE LA ASIGNATURA: ETF-1015 SATCA: 3-2-5 GRUPO: E4A. HORARIO: Lun a Vie de 11 a 12am. AULA: LAB DE COMPUTO (Edificio del Laboratorio de Electronica, planta alta)

BIENVENIDOS AL SEMESTRE ENERO-JUNIO 2026

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CLASS CODE: xgnj45xo

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Materia: DD_VHDL_E4A.

Plantillas.

Unidad 0 Introduccion a los Circuitos Secuenciales.

Unidad 1 Introduccion a VHDL.

Unidad 1 Introduccion a Verilog HDL.

Unidad 2. Maquinas de estado

Laboratorios.

Lab #4 Verilog HDL: Administracion de clock´s.

Lab #5 Verilog HDL: Latch's, Flip Flops, Contadores y Registros.

Lab #12 Verilog HDL: Circuitos diversos: Combinacionales y Secuenciales

Lab #13 Verilog HDL: .Diseño de Maquinas de estado.

Lab #14 Verilog HDL:Diseño de Memorias.

Libros de Texto y de Apoyo:

Digital Design and Verilog HDL Fundamentals (Libro de Texto_1)

Sequential logic an Verilog HDL Fundamentals (Libro de Texto_2).

Fundamentos de Sistemas digitales. Thomas L. Floyd.

Intel® Quartus® Prime Standard Edition User Guide.

Material de apoyo.

Archivos .ucf para la implementacion de un circuito en el FPGA.

Reference manual para Nexys 4 DDR.

Codigos de apoyo.

Software a utilizar en el diseño.

IDE: Vivado HLS v2020.1 de Xilinx (soporta windows 11 y Linux)

IDE: ISE werbpack v14.7 (solo hasta windows 10 o maquina virtual).

Adept: Software para Programas Nexys3 y Nexys4 DDR.

IDE: Quartus Prime Lite Edition v20.1.1 de Intel.

EDA Playground: Herramiente en linea para modelado de circuitos.

Intel® Quartus® Prime Standard Edition User Guides

Videos de apoyo.

Clasificación de las memorias ROM, PROM, EPROM, EEPROM.

Tener computadora personal en casa y ser competente en su manejo.
Ser disciplinado en la puntualidad y orden en sus apuntes y material de clase.

OBJETIVO GENERAL DEL CURSO

Diseñar y programar circuitos secuenciales síncronos, estructurar sistemas digitales utilizando lenguaje Verilog HDL, conocer y desarrollar los componentes que conforman las arquitecturas básicas de un procesador.

Objetivos específicos

Adquirir una base sólida sobre los fundamentos del lenguaje de descripción de hardware; Vivado HDL.

Aprender las fases del proceso de diseño de sistemas con Verilog HDL para su implementación en FPGAs de Xilinx mediante las herramientas: Ise Webpack 14.7, VIVADO 2019.1 y apoyandose con EDAplayground.

Desarrollar bancos de pruebas (testbenchs) para la simulación con Verilog HDL.

Realizar ejemplos prácticos de sistemas digitales con Verilog HDL, usando circuitos combinacionales, secuenciales.

Instanciar componentes propios de las bibliotecas de Xilinx incluidas en las herramientas: Ise Webpack 14.7, VIVADO 2019.1 y EDAplaygroung en los sistemas digitales descritos en Verilog HDL.

Diseñar bibliotecas de componentes propios en Verilog HDL para su posterior utilización en otros proyectos.

Identificar recomendaciones de diseño con Verilog HDL para síntesis con FPGAs.

Análizar las opciones de síntesis, asignación de recursos, posicionamiento y enrutado más adecuadas para la implementación de los sistemas digitales descritos con Verilog HDL en FPGAs de Xilinx mediante las herramientas: Ise Webpack 14.7, VIVADO 2019.1 y EDAplaygrond.

Comprender la arquitectura de contrucción de los FPGAs y obtener su mayor rendimiento

Implementar ejemplos prácticos de sistemas digitales de complejidad media-alta mediante las herramientas Ise Webpack 14.7 y VIVADO 2020.1., utilizando FPGAs de la familia Artix-7 (Nexys 4 DDR) y Spartan 6 (Nexys 3) utilizando los bitstream generados.

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CONTENIDO DEL CURSO

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UNIDAD I MODELADO DE CIRCUITOS EN VERILOG HDL.

1 .1 Elementos del lenguaje VERILOG HDL
1.1.1 Elementos sintácticos del VERILOG HDL.
1.1.2 Operadores y expresiones en VERILOG HDL
1.1.3 Tipos de datos.
1.1.4 Subtipos de datos

1.2 Declaraciones básicas de objetos
1.2.1 Declaración de constantes
1.2.2 Declaración de variables
1.2.3 Declaración de señales
1.2.4 Declaración de ficheros.

1.3 Declaraciones concurrentes.
1.3.4 Declaración de entidad.
1.3.5 Declaración de arquitectura.
1.3.6 Diferentes tipos de arquitecturas(Estructural, Flujo de datos y Funcional).
1.3.7 Ejemplos de descripción flujo de datos.

1.4 Ejemplos de declaraciones secuenciales
1.4.1 Ejemplos de diagramas de máquinas de estado.

1.5 Funciones y subprogramas

1.5.1 Declaración de procedimientos y funciones
1.5.2 Subprogramas
1.5.3 Paquetes
1.5.4 Bibliotecas

1.6 Programación de FPGA´s o CPLD’S en una aplicación.

UNIDAD II. MAQUINAS DE ESTADOS FINITO.

2.1 Modelo de Mealy y Modelo de Moore.

2.2 Representación de los modelos Mealy y Moore en diagramas de estado y diagrama ASM.

2.3 Diseño de máquinas de estados finitos tipo Mealy y tipo Moore utilizando Verilog HDL.
2.3.1 Obtención de la tabla de estados.
2.3.2 Obtención de la tabla de excitación.
2.3.3 Obtención de las ecuaciones de excitación.
2.3.4 Programación de archivo .vhd.
2.3.5 Simulación del archivo .vhd
2.3.6 Obtención del archivo .jed.
2.3.7 Programación del PLD o FPGA.

UNIDAD III. MEMORIAS

3.1 Fundamentos de sistemas numéricos.
3.1.1 Sistema de numeración hexadecimal.
3.1.2 Operaciones aritméticas en el sistema hexadecimal.

3.2 Conceptos de memorias.

3.2.1 Terminología de memorias
3.2.2 Operación general de memorias
3.2.3 Tipos de memorias
3.2.4 Estructura interna de una celda memorias
3.2.5 Ciclos de lectura/escritura
3.2.6 Interconexión de memorias
3.2.7 Aplicaciones de memorias en la lógica combinacional y secuencial

UNIDAD IV. ARQUITECTURA DE PROCESADORES.

4.1 Estructura y funcionamiento de una ALU.
4.1.1 Registro de estado.
4.1.2 Operaciones con datos de memoria y registros.
4.1.2 Operaciones con punto flotante y fijo.

4.2 Descripción de una ALU con Verilog HDL.

4.3 Arquitectura Von Neumann.
4.3.1 Arquitectura de los Microprocesadores.

4.4 Arquitectura Harvard.
4.4.1 Arquitectura de los Microcontroladores.

UNIDAD V. MODULOS DE INTERFAZ EN Verilog HDL.

5.1. Comunicación serial con UART.

5.1.1. Introducción.
5.1.2. Diseño de un UART en Verilog HDL.

5.2. Comunicación serial por I2C.

5.2.1. Introducción a I2C.
5.2.2. Diseño de un módulo para comunicación I2C.
5.2.3. Comunicación de un FPGA con otro dispositivo por medio de I2C.

5.3. Comunicación por Ethernet utilizando IP cores.

5.3.1. Introducción a Ethernet.
5.3.2. Utilización de IP cores para comunicar dos FPGA´s por Ethernet.

5.4. Comunicación por CAN utilizando IP cores.

5.4.1. Introducción al Bus CAN.
5.4.2. Utilización de IP cores para comunicar dos FPGA´s por bus CAN.

EQUIPOS PARA TRABAJO DE FIN DE CURSO

**************************************************VER EL SIGUIENTE LINK*************************************************

DEVELOPMENT BOARDS AND MATERIAL FOR LABs.

Es importante que para el curso de esta materia de Diseño electrónico, cuentes con computadora personal e instalar el el ambiente de desarollo ISE WebPack version 14.7 de XILINX para Windows 10 o Vivado HLS v2020.1 para Windows 11, asi como el software Adept de Digilent para programar el FPGA. Trabajaremos con un tarjetas de desarrollo Nexysx-3 Board y Nexys4 DDR que se tienen en el laboratorio de electronica de la Institucion.

The Nexys™3 digital system development platform features Xilinx's newest Spartan-6 FPGA, 48Mbytes of external memory (including two non-volatile phase-change memories from Micron), and enough I/O devices and ports to host a wide variety of digital systems. The Nexys3 is an ideal platform for any engineer to gain experience with Xilinx's latest technologies, and it is perfectly suited to the classroom - new students can build logic circuits without worrying about complex external interfaces, and more advanced students can build complete digital systems, including controllers, CODECs, and embedded processors.

The on-board Adept™ high-speed USB2 port provides board power, FPGA programming, and user-data transfers at rates up to 38Mbytes/sec. A large collection of low-cost peripheral boards, including more than 30 Pmods™ and several new Vmods™, can add additional features to the Nexys3, including A/D and D/A converters, breadboards, motor drivers, displays, etc. The Nexys3 is fully compatible with all Xilinx tools, including the free WebPack™ as well as Chipscope™, EDK™ (embedded processor design kit) and other tools.

RECURSOS EXTRAS.

VIDEOS TUTORIALES:

1.- Curso de Electronica Digital en Verilog con FPGA de Xilinx

WEBSITES DE APOYO

1.- Finite State Machine Designer.
2.- EasyEDA. <<What it´s EDA>>
3.- Google colab.
4.- Edaplayground.
5.- Github con bastantes ejemplos en Verilog

RECURSOS PARA EL MANEJO DEL IDE QUARTUS PRIME LITE 20.1 Y LA TARJETA DE DESARROLO DE CYCLONE IV

1.- Intel® Quartus® Prime Lite v20.1 Installation Instructions
2.- FPGA development Learning Materials; Altera cyclone IV EP6CE6 FPGA Development Kit.
3.- VIDEO: Tarjeta de entrenamiento FPGA de la familia Cyclone IV(EP4CE6E22C8N).
4.- Estudio del diagrama esquemático y de los pines del Cyclone IV (EP4CE6E22C8N ).
5.- Instalación del Quartus II Prime lite.
6.- Seleccionando en Quartus II, el chip de Altera de la familia Cyclone IV(EP4CE6E22C8N).
7.- Configurando pines, instalando driver blaster y grabación en la placa de entrenamiento FPGA.
8.- Grabar un programa en la placa FPGA que no se borre al desconectar. Cyclone IV EP4CE6E22C8N.
9.- Revisando la configuración de los botones y led de la placa de desarrollo FPGA ALTERA IV EP4CE.
10.- Control del display de 7 segmentos en Verilog Cyclone IV.

REFERENCIAS BIBLIOGRAFICAS Y SITIOS INTERNET

(LIBRO) Fundamentos de Sistemas Digitales, Thomas L. Floyd, Editorial Prentice Hall
(LIBRO) Fundamentos de Lógica digital con diseño VHDL, Stephen Brown, Zwonko Vranesic, Editoral Mc Graw hill
(reference manual) Nexys3™ Board Reference Manual, Digilent.

MATERIAL DEL CLUB DE FPGAs

1.- Testbench con VHDL y OSVVM (Open Source VHDL Verification Methodology), Part1.
2.- Testbench con VHDL y OSVVM (Open Source VHDL Verification Methodology), Part2.
3.- Testbench con VHDL y OSVVM (Open Source VHDL Verification Methodology), Part3.